多功能數字鐘的設計實驗

多功能數字鐘的設計實驗
一、實驗目的
1、理解數字鐘的作業原理。
2、進一步熟悉用VHDL語言編寫驅動七段碼管顯露的代碼。
3、掌控把握VHDL編寫中的一些小技巧。
二、實驗原理
多功能數字鐘應該設定有的功能有：顯露時——分——秒、整點報時、小時和分鐘可調等基礎功能。首先要知道鐘表的作業機理，整個鐘表的作業應該是在1Hz信號的作用下實行，這樣每來一個時鐘信號，秒多加1秒，當秒從59秒跳轉到00秒時，分鐘多加1分，同時當分鐘從59分跳轉到00分時，小時多加1小時，但是需要注意的是，小時的界限是從0——23時。
在實驗中為了顯露的便利，由于分鐘和秒鐘顯露的界限全部是從0——59，所以可以用一個3位的二進制碼顯露十位，用一個四位的二進制碼（BCD碼）顯露個位，對于小時因為它的界限是從0——23，所以可以用一個2位的二進制碼顯露十位，用4位二進制碼（BCD碼）顯露個位。
實驗中由于七段碼管是掃描的方法顯露，所以雖然時鐘需要的是1Hz時鐘信號，但是掃描確需要一個對比高頻率的信號，因此為了得到準確的1Hz信號，必須對寫入的系統時鐘實行分頻。
對于整點報時功能，用戶可以按照系統的硬件構造和自身的具體要求來設計。本實驗設計的是當實行整點的倒計時5秒時，讓LED來閃爍實行整點報時的提醒。
三、實驗內容
本實驗的任務就是設計一個多功能數字鐘，要求顯露格式為 小時——分鐘——秒鐘，整點報時，報時時間為10秒，即從整點前10秒鐘開始實行報時提醒，喇叭開始發聲，直到過整點時，在整點前5秒LED開始閃爍，過整點后，停止閃爍。系統時鐘選用時鐘模型塊的10KHz，要得到1Hz時鐘信號，必須對系統時鐘實行10,000次分頻。調節時間的的按鍵用按鍵模型塊的BT1和BT2，BT1調動小時，每按下一次，小時多加一個小時，BT2調節分鐘，每按下一次，分鐘多加一分鐘。另外用BT8按鍵作為系統時鐘復位，復位后全部顯露00——00——00。
四、實驗步驟
1、打開QUARTUSII系統，新建一個工程。
2、建完工程之后，再新建一個VHDL File，打開VHDL編輯器對話框。
3、按照實驗原理和自己的想法，在VHDL編輯窗口編寫VHDL程序，用戶可參照光盤中提供的示例程序。
4、編寫完VHDL程序后，存檔起來。方法同實驗一。
5、對自己編寫的VHDL程序實行編譯并擬真，對程序的錯誤實行修改，直到完全經過編譯和擬真。
6、編譯擬真無誤后，按照用戶自己的要求實行管腳分配。分配完成后，再實行全編譯一次，以使管腳分配生效。
7、按照實驗內容用實驗實驗連接線將上面管腳分配的FPGA管腳與對應的模型塊連接起來。
CLK：FPGA時鐘，接24MHZ數字時鐘。
RST：復位信號，按一個按鍵開關BT1。
S1、S2：小時、分鐘調動，接兩個按鍵開關BT2、BT3。
SPK：整點報時，接喇叭/蜂鳴器連接口的蜂鳴器。
DISPLAY[6..0]：顯露端口，接數碼管模型塊的A、B、C、D、E、F、G。
SEL[2..]：顯露端口，接數碼管模型塊的SEL2，SEL1，SEL0。
8、用下載電纜經過JTAG口將對應的sof文件載入到FPGA中。查看實驗成果是否與自己的編程思想一致。
五、實驗成果與現象
以設計的參考示例為例，當設計文件載入到目標器件后，數碼管開始顯露時間，從00-00-00開始。在整點的前5秒，喇叭開始發聲實行報時，一旦超過整點，喇叭停止發聲。按動按鍵開關的BT2、BT3小時和分鐘開始步進，實行時間的調節。按下按鍵開關的BT1，顯露恢復到00-00-00重新開始顯露時間。
六、實驗報告
1、 繪出擬真波動線，并作說明。
2、 將實驗原理、設計過程、編譯擬真波動線和解析成果、硬件測量試驗成果記錄下來。
3、 在此實驗的基礎上試用其它的方法來完成數字鐘的功能，并多加其它功能。